过去几十年，半导体产业一直沿着摩尔定律不断推进，通过缩小晶体管尺寸提升芯片性能、降低功耗。从90nm、45nm，到7nm、5nm，再到如今的3nm和2nm，先进制程不断刷新制造极限。 但随着晶体管尺寸逐渐逼近原子尺度，传统硅基工艺面临越来越明显的物理挑战。如何继续推动芯片微缩，成为全球半导体产业共同探索的话题。 如今，亚1nm（sub-1nm）芯片正在从概念走向技术验证。从IBM展示0.7nm（7埃）节点技术，到比利时微电子研究中心（imec）规划通往A2（2埃，0.2nm）节点的技术路线，半导体产业正在探索下一代芯片制造路径。 IBM此前宣布推出0.7nm节点芯片技术，该技术采用“Nanostack”三维芯片架构，通过垂直堆叠方式提升晶体管密度，展示了埃米级芯片继续演进的可能性。 与此同时，imec已经绘制出通往1nm以下、甚至A2节点的技术路线图。imec首席执行官吕克·范登霍夫（Luc van den Hove）表示，摩尔定律并不会终结，但未来需要多种技术路线共同推动，包括新型晶体管架构、新材料以及先进光刻技术。 这意味着，未来芯片竞争将不再只是单纯追求晶体管尺寸缩小，而是一场围绕光刻设备、材料、器件结构以及先进封装展开的系统性竞争。 EUV继续进化：支撑亚1nm制造的关键基础 芯片制造的每一次微缩，都离不开光刻技术突破。目前，极紫外（EUV）光刻已经成为先进逻辑芯片制造的核心技术。EUV利用13.5nm波长光源，通过反射式光学系统将电路图案投射到晶圆表面，实现先进节点制造。 随着工艺节点继续推进，传统EUV逐渐接近能力边界，产业开始转向高数值孔径（High-NA）EUV技术。High-NA EUV通过提高数值孔径提升光刻分辨率，被认为是推动2nm以下乃至未来先进节点的重要技术。目前，ASML与imec已经建立High-NA EUV联合实验平台，用于验证下一代光刻技术。 2026年，High-NA EUV设备也持续推进产业部署。例如，ASML下一代High-NA EUV设备组件已经进入美国纽约州Albany NanoTech Complex，用于未来先进芯片研发。 不过，High-NA EUV最大的挑战仍然是成本。目前，EUV光刻设备价格达到数亿欧元级别，设备结构复杂，因此降低制造成本也成为产业关注重点。 日本冲绳科学技术大学院大学（OIST）教授新竹积提出了一种重新设计High-NA EUV照明和投影系统的方法。该方案通过优化反射镜结构减少光学缺陷，理论上能够降低设备复杂度，并以更低成本实现2-3nm尺度精细图形制造。 与此同时，美国得州大学奥斯汀分校研究团队也探索了另一条路线。研究人员开发了一种桌面式EUV光刻设备，并结合“体积式3D图案化”技术，尝试利用一次曝光制造三维纳米结构。 相比传统EUV逐层二维曝光方式，该技术能够制造特征尺寸达到25nm的三维纳米结构，并将曝光过程从数天缩短至数分钟。虽然该技术目前仍主要适用于周期性结构，但其探索方向代表了未来半导体制造降低成本、提高灵活性的可能路径。 晶体管架构升级：从FinFET迈向原子级器件 除了光刻设备，晶体管结构本身也正在发生变化。 过去几十年，鳍式场效应晶体管（FinFET）架构长期支撑先进制程发展。从10nm节点开始，FinFET成为主流晶体管结构，并持续应用至3nm节点。但随着晶体管进一步缩小，传统结构逐渐面临漏电增加、性能提升受限等问题，产业开始转向全环绕栅极（GAA）架构。 按照imec路线规划，从2nm节点开始，由纳米片堆叠形成的GAA架构将成为重要技术方向。相比传统FinFET，GAA通过栅极包围沟道，实现更强的电流控制能力，有望继续推动晶体管微缩。 在GAA基础上，imec进一步提出“叉片”（Forksheet）架构。该结构通过引入阻隔材料，让N型和P型晶体管排列更加紧密，提高标准单元密度，被认为是延续GAA微缩的重要方案之一。 未来，晶体管还可能进一步向原子沟道器件演进。imec认为，通过采用钨、钼等新材料，可以推动晶体管进入更小尺度，并支持未来A10、A4甚至A2节点发展。 二维材料崛起：寻找硅基晶体管之后的新答案 当传统硅基晶体管逐渐接近物理极限，二维材料被视为下一代芯片的重要候选方案。 二维过渡金属二硫属化物（TMD）包括二硫化钼（MoS₂）、二硒化钨（WSe₂）、硫化钨（WS₂）等，由于具备原子级厚度，可以在更小尺寸下保持较好的静电控制能力，有望制造更小、更高性能的晶体管。 近年来，二维材料正在从实验室研究逐渐走向产业验证。 ASML、台积电和imec已经在300mm晶圆上展示基于二维材料的晶体管，并采用EUV光刻进行图案化。相关研究显示，基于二维材料的nFET和pFET晶体管接触栅极间距（CPP）达到50nm，这被认为是二维材料从实验室走向晶圆制造的重要一步。 ASML欧洲技术开发中心主任艾蒂安·德·普尔特雷（Etienne De Poortere）表示，过去300mm晶圆上的二维材料器件尺寸较大，并采用较老光刻技术，而借助EUV更高分辨率，研究团队已经能够制造沟道长度达到28nm的TMD晶体管，使其尺寸与先进晶体管节点相兼容。 台积电方面也认为，这类研究对于推动新型沟道材料从实验室向晶圆厂转移具有重要意义。台积电首席技术官曹敏（Min Cao）表示，与产业伙伴合作的重点在于降低风险，加速“实验室到晶圆厂”（lab-to-fab）的转换，使新型沟道材料能够更快应用于先进制造。 晶体管还能缩小到什么程度？量子效应成为关键变量 随着芯片进入纳米以下尺度，传统制造方法已经无法完全回答“晶体管究竟还能缩小多少”的问题。 韩国科学技术院（KAIST）的研究团队尝试通过计算模拟寻找晶体管微缩极限。研究人员指出，随着晶体管尺寸不断下降，量子隧穿效应会越来越明显，电子可能穿透原本应该阻挡它们的区域，导致电流控制能力下降，因此确定量子效应允许的最小尺寸成为下一代芯片设计的重要问题。 KAIST团队利用基于第一性原理的计算方法，通过模拟电子在金属电极和半导体沟道界面的运动，预测未来晶体管性能极限。 研究人员以单层MoS₂器件为对象进行分析发现，晶体管最小尺寸取决于金属材料以及接触结构。在部分候选结构中，电子停止泄漏的临界长度可以缩短至4nm以下，这证明未来晶体管仍存在进一步缩小的可能。 这一研究意味着，未来芯片设计可能越来越依赖计算模拟，在真正制造芯片之前，就提前预测材料和器件结构的性能极限。 二维材料产业化挑战：界面问题仍需解决 虽然二维材料被寄予厚望，但其产业化道路仍面临挑战。 维也纳工业大学（TU Wien）的研究指出，过去很多研究主要关注二维材料本身的优异性能，却忽略了其与其他材料结合后的界面问题。 在实际晶体管中，二维半导体并不能单独工作，还需要与绝缘层结合，以实现电场控制。但研究发现，二维材料与绝缘层之间由于主要依靠范德华力结合，两者之间可能存在极薄间隙。 虽然这一间隙仅约0.14nm，但会削弱层间电容耦合，影响器件性能，并成为进一步微缩的重要限制因素。 因此，未来二维材料的发展方向不仅是寻找性能更好的半导体材料，还需要同步设计匹配的绝缘材料。 研究人员提出“拉链材料”（zipper materials）概念，通过让半导体层和绝缘层形成更强结合，减少界面间隙。例如，二维Bi₂SeO₂半导体与自身氧化物绝缘层结合，以及MoS₂与高k介电材料氧化铪（HfO₂）的直接结合，都属于这一方向。 未来芯片竞争：从制程竞争转向系统级创新 从FinFET到GAA，从EUV到二维材料，半导体产业正在进入一个新的技术周期。未来，单纯依靠缩小晶体管尺寸已经越来越困难，芯片性能提升将更多依赖系统级创新。 imec认为，未来SoC将进一步结合三维堆叠、Chiplet以及先进封装技术，通过不同工艺节点芯粒组合，实现更高性能和更低功耗。例如，通过硅通孔（TSV）、微凸点等技术，可以将SRAM等存储单元直接堆叠在逻辑核心上方，提高数据传输效率。 这意味着，未来芯片竞争不再只是“谁的制程更先进”，而是设备、材料、设计、制造和封装能力的综合竞争。 从产业趋势来看，亚1nm时代不会由某一项技术单独开启。High-NA EUV将继续承担先进制造基础设施角色；GAA、叉片和原子级沟道器件将推动晶体管架构演进；二维材料则可能成为突破硅基极限的重要候选方案。 但与此同时，材料稳定性、制造成本、良率控制以及产业生态成熟度，也将决定这些技术能否真正走向量产。 未来十年，半导体产业或将进入摩尔定律的新阶段——从过去几十年的“晶体管数量增长”，转向材料、架构和系统创新共同驱动的时代。（校对/孙乐） 参考来源： https://research.ibm.com/blog/sub-1nm-node-chips?utm_source=chatgpt.com https://www.asml.com/news/press-releases/2024/asml-imec-opening-high-na-euv-lithography-lab?utm_source=chatgpt.com https://www.eenewseurope.com/en/semiconductor-technologies-for-sub-1nm-chips/