随着人工智能算力负载不断突破算力规模、能效及带宽密度的物理极限，基于SerDes链路、宽并行IO等传统裸片间的互连技术，逐渐成为性能瓶颈。这类互连方案已无法满足日益增长的高带宽密度与高能效需求。为此，新思科技（Synopsys）开发了3DIO解决方案IP，这是一种协议无关、面向数字的芯片间IO架构，专为异构3D集成场景打造，可实现低功耗、低延迟的裸片间通信。 混合键合技术的兴起进一步推动了这一发展方向。混合键合可实现极短垂直互连，支持超细间距互连，能够大幅提升带宽密度、降低功耗，同时规避长距离模拟信号传输与时钟恢复机制带来的设计复杂度。 随着上述技术优势得到行业验证，整个行业开始向类似的架构方向靠拢。UCIe 2.0的推出带来了系统级可管理性增强，随后出现的UCIe 3D则专门针对各种凸点间距优化了细间距混合键合技术。该标准聚焦垂直集成互连与数字化裸片间通信控制，与新思科技3DIO IP先前确立的技术架构演进路线高度契合。 图1：IO互连技术的演进 突破瓶颈：3DIO重新定义芯片间连接 依托上述架构设计理念，新思科技3DIO将这些原则转化为实用、可量产的芯片间解决方案。从设计之初，3DIO就采用了全数字IO架构，能够在堆叠芯片间实现无缝集成，无需协议层、长距离模拟信号传输或时钟恢复电路的额外开销。 随着混合键合成为主流先进封装技术，3DIO充分发挥其核心优势：依托极紧凑的垂直互连、超高带宽密度与显著的功耗节省，相较于传统串行IO方案，实现了更简单的集成、更高的可靠性以及更优的面积利用率。 至关重要的是，原始的3DIO物理层（PHY）正是为支持这一模式而构建，它简化了堆叠芯片间的时序收敛和物理实现，并为可靠的3D系统设计奠定了可扩展的基础。 行业发展趋势：新思科技3DIO引领潮流 随着垂直优化的芯片间连接优势日益显现，整个行业都向类似的架构方向汇聚。行业向UCIe 2.0和UCIe 3D的转变——两者均针对细间距混合键合和数字管理的垂直链路进行了优化——进一步印证了新思科技3DIO开创的架构方向。 依托这一行业趋势，新思科技扩展了3DIO产品组合，以应对人工智能、高性能计算、网络和边缘计算工作负载中最新的性能、灵活性和集成挑战。 可扩展3DIO物理层架构与系统级集成方案 人工智能、高性能计算、网络通信及边缘计算技术快速迭代，对多芯片互连性能提出了前所未有的严苛要求。为此，新思科技全面升级3DIO产品组合，以满足当下主流场景的性能、灵活性与集成需求： 高速高能效的新思科技3DIO物理层 升级后的3DIO物理层现在支持每条链路高达约4-6Gb/s的传输速率，能效优于0.05pJ/bit，可工作在单数据速率（SDR）或双数据速率（DDR）模式下。该物理层针对混合键合进行了优化，并符合UCIe 3D规范指导，在保持极低能耗的同时提供了卓越的垂直带宽密度。 面向可扩展性与测试的基于集群的物理层架构 为适配多样化多芯片拓扑结构，新思科技推出基于集群的3DIO物理层与数字控制层，可通过组合与参数配置，扩展带宽并提升可测试性： -可扩展集群：由16通道发射/接收集群（配备专用时钟）构成的模块化架构，支持从单个集群到更大规模多集群物理层实例的各种配置。 -可配置冗余与修复：嵌入式数字逻辑支持集群级别的修复和配置，无需重新设计即可实现局部容错。 -键合前/键合后内置自测试（BIST）：集群层级内置自测试功能可覆盖芯片键合全流程生产测试需求。 -基于数字控制器/封装层的系统级扩展：可综合的集成层通过高级外设总线（APB）和联合工作测试组（JTAG）等协议提供配置和控制接口，支持跨多个物理层实例的协调管理和标准片上系统（SoC）集成。 两大互补产品方案：统一的3DIO策略 为适配不同芯片集成理念与设计需求，3DIO产品组合包含两款互补型方案。 3DIO（基于单元）： 一种支持电路综合的异步芯片间IO单元，内置器件充电模型静电防护功能，可直接放置于混合键合焊盘上方。该IO单元占用面积远小于当前6微米左右的混合键合凸点间距，能够缓解布线拥塞、提升逻辑利用率、简化物理集成流程。 3DIO PHY（硬核）： 一种源同步、集群式物理层，集成VDD/VSS凸点、嵌入式时钟树，支持SDR/DDR 操作。还包含内置冗余、内置自测试（BIST）与修复功能，以经过验证的版图库形式交付；支持16位可配置集群和80位物理层，具备预先验证的芯片间时序和完整的顶层金属堆叠，支持垂直互连布线和基于硅通孔（TSV）的电源传输。 图2：新思科技3DIO平台 总结：无论您需要极致的灵活性（3DIO基于单元）还是快速实现大规模集成（3DIO PHY），两者都针对细间距混合键合和垂直带宽密度进行了架构设计。 可扩展3D集成的关键架构支撑 随着先进封装技术向混合键合、细间距3D架构演进，设计团队在互连密度、时序收敛和能效方面面临着越来越多的限制。新思科技为3D系统提供了端到端、工具集成的设计流程，能够在整个多芯片生命周期内支持高效实现、可预测的时序收敛以及灵活的测试和修复，专门针对这些挑战进行了工程设计。 图3：加速多芯片集成设计 适配超细间距混合键合设计 混合键合系统需要超紧凑的IO单元，在缓解布线拥塞的同时实现高密度垂直互连。3DIO单元尺寸完全适配超细间距封装场景，无需长距离模拟信号传输电路，即可实现高带宽密度传输。 多芯片系统的内置可扩展性和可测性设计（DFx） 依托集群式物理层架构，搭配可配置冗余电路、键合前后内置自测试及故障修复机制，实现设计可扩展。该局部化容错方案能够随着芯片间链路数量的增加实现可预测的良率提升，使3DIO非常适合大型、高密度互连的3D堆叠。 源同步设计保障时序稳定性 短距离垂直裸片互连链路无需复杂时钟恢复电路。结合单/双数据速率源同步通道、先进先出（FIFO）弹性缓冲和时钟延迟监控，3DIO能够在工艺、电压和温度变化的情况下保持稳健的时序裕量。 大规模设计下优化误码率（BER）与时序收敛 当设计扩展到数千条垂直互连时，保持信号完整性和时序裕量变得越来越具有挑战性。3DIO的源同步操作结合内置冗余和自测试电路，可直接降低上述设计风险，提升大规模3D系统芯片调试的可预测性。 简化电源传输、ESD保护和物理签核 集成的静电防护电路、VDD/VSS凸点以及适配硅通孔的底层芯片结构，简化了堆叠芯片间电源传输与电压压降分析，而预先验证的物理检查则缩短了芯片到封装的集成周期。 新思科技的独有优势 随着3D集成领域的不断发展，系统设计师越来越需要的不仅仅是孤立的IP模块或单点工具。他们需要一个从架构到签核的完整、可扩展的生态系统。 新思科技依托3DIO及3DIO PHY IP满足了这一需求，这些IP与3D提取、分析工具以及新思科技3DIC Compiler集成，形成了端到端的多芯片设计解决方案。 与依赖独立IP、脱节工具或以服务为中心的流程不同，新思科技提供了可配置、量产就绪的3DIO产品组合，以及涵盖规划、实现、验证和签核全流程的厂商支持设计方法。这种集成方法能够为复杂3D系统实现可预测的设计收敛。 Socionext最新3DIC量产项目，充分验证了新思科技3DIO IP核在生产异构多芯片系统中的落地能力。该公司启动快速研发项目，7个月内完成两次3DIC芯片流片，全程采用新思科技3DIO方案，实现了以下目标： - 设计前期搭建时序精准、运行稳定的裸片间互连链路 - 依托源同步信号传输简化时序收敛 - 通过冗余电路与内置自测试功能提升芯片调试稳定性 - 在面对面(F2F)堆叠架构中保持超高带宽密度 Socionext的项目一个更广泛的趋势是：设计团队在分区与集成初期引入3DIO方案，能够减少设计迭代次数、提升可预测性，加快人工智能级高端多芯片系统的流片速度。 依托客户量产落地经验，新思科技持续迭代3DIO产品，适配下一代工艺节点和封装技术。 未来展望：面向下一代节点升级3DIO 随着晶圆代工厂从FinFET（鳍式场效应晶体管）架构向GAA（环绕栅极）架构过渡，并开始探索CFET（互补场效应晶体管）集成，新思科技将继续与领先工艺技术同步演进其3DIO IP产品组合，使客户能够以最少的重新设计工作迁移设计。 现阶段技术创新主要聚焦四大方向：增强电源和热裕量，以支持日益密集的3D堆叠；升级通道修复能力，提高大规模部署的弹性和良率；完善面向可管理性设计功能，符合新一代行业标准；提升定制化设计灵活性，为不同工作负载场景提供定制化解决方案。（校对/赵月） 参考链接：https://semiengineering.com/re-architecting-die-to-die-io-for-ai/